Conception conjointe logicielle – matérielle :

Application à une chaîne de segmentation d’images

Contact : Mohamed Akil (akilm@esiee.fr, bureau 5206)

Sujet :

L’implantation d’applications en traitement d’images a souvent pour objectif l’exécution en temps réel de cette application (traitement à la cadence vidéo par exemple). Cet objectif rend inévitable le recours à des machines composées de processeurs (partie logicielle) et/ou de circuits spécialisés (partie matérielle). Le développement d’applications pour de telles architectures passe par le recours à des environnements logiciels permettant la conception conjointe logicielle – matérielle.

Ce projet a pour but la spécification, la validation en vue d’une implantation optimisée de chaînes de segmentation sur architecture mixte (composée d’un DSP et circuit reconfigurable de type FPGA). Il s’agira de trouver le partionnement « optimale » (logicielle matérielle) pour respecter la contrainte temps réel (exécution en temps de l’application) tout en minimisant les ressources utilisées. L’environnement de conception conjointe utilisée est Visual Elite de la société Summit.

Objectifs :

Ce projet comporte plusieurs objectifs :

- l’étude algorithmique de méthodes de segmentation d’images et notamment les approches « contours » [1] et « topologie des images en niveau de gris » [2],

- l’évaluation des performances (temps de calcul, espace mémoire) et des ressources requises par les différentes étapes de chacune des chaînes de segmentation,

- étudier les différentes stratégies de partionnement de ces étapes,

- utiliser l’outil Visual Elite pour la conception et validation des deux chaînes de segmentation.

Références

[1] http://www.esiee.fr/~info/a2si/Architecture/aaaseg1.html

[2] http://www.esiee.fr/~coupriem/Sdi/topondg2.html

Moyens

Les développements à effectuer se feront notamment avec le logiciel Visual Elite (une présentation du logiciel sera faite par la T. Bollaert de la société Summit). Dans cet environnement, on peut mixer dans la même conception des blocs interconnectés écrits en C, en système C (Classe C permettant la description de comportement matériel en C).