IF4-ARCH

Architecture

Date mise à jour : 09/07/2008

Statut :  Obligatoire

ESIEE  4e année   1er semestre

Horaires :

Horaire Cours : 22 h

Horaire TD : 2 h

Horaire TP : 26 h

Crédits ECTS :

4.5

Langue(s) de l'unite enseignee :

FRANCAISE

Responsable(s) :

AKIL Mohamed (akilm@esiee.fr)

Objectif(s) :

- Acquérir les notions nécessaires pour l'évaluation des performances de l'architecture d'un odinateur - Savoir mesurer l'impact de la structure des programmes et de l'architecture sur les performances d'un ordinateur - Savoir mettre en oeuvre une méthodologie de conception de programmes permettant de passer d'une spécification algorithmique à son implantation optimisée (c'est-à-dire implantation 'temps réel') sur une architecture à base de processeurs RISC ou DSP (Digital Signal Processor).

Pré-requis :

Tronc commun Informatique ESIEE

Themes Cours T.D T.P P 1. Introduction 2h00 architecures des ordinateurs et performances : Notion d'accélération, la loi d'Amdhal 2. Architecture des processeurs RISC 8h00 6h00 Contrôle et traitement des aléas dans les processeurs pipelines, processeurs RISC superscalaire et superpipeline, processeur VLIW Techniques automatiques d'amélioration de performance : transformations dépendantes de l'architecture cible 3. Hiérarchie Mémoire 4h00 Mémoires caches : structure et fonctionnement, algorithmes de gestion des caches (allocation, remplacement et cohérence) Mémoire virtuelle : pagination, segmentation, algorithmes de gestion de la mémoire virtuelle 4. mémoire cache et impact sur les performances 2h00 3h00 5. Projet : Implantation d'un filtre de traitement d'images sur processeur RISC DLX 2h00 8h00 ARCHITECTURES SPECIALISÉES 1. Implantation optimisée d'algorithmes sur architecture DSP 6h00 9h00 Architecture interne et fonctionnement Programmation avancée en C sur DSP Architecture interne d'un DMA et programmation Techniques d'optimisation de code : exploitation du parallélisme entre instructions Exemples d'implantation 2. Projet : Implantation d'un décodeur MPEG4 sur DSP

Nature de l'épreuve Commentaires Durée Coeff Rapports de TP rapports de TP, rapports de Projets, plus soutenance orale 1 Examen final 2 1

Bibliographie :

Documents de références
[1]	John L. Hennessy, David A. Patterson, Architecture des Ordinateurs, Mc Graw Hill

[2]	Naim Dahnoun, Digital Signal Processing Implementation using the TMS 320C6000TM DSP Platform, Prentice Hall

Moyens pédagogiques particuliers :

1. simulateur du processeur RISC DLX 2. simulateur de processeur VLIW Trimaran 3. Carte IEK (société ATEME) à base du processeur DSP TMS320C6711